Main Page | Modules | Alphabetical List | Data Structures | File List | Data Fields | Globals | Related Pages

nv40_shader.h File Reference

This graph shows which files directly or indirectly include this file:

Go to the source code of this file.

Defines

#define NV40_VP_INST_VEC_RESULT   (1 << 30)
#define NV40_VP_INST_COND_UPDATE_ENABLE   ((1 << 14)|1<<29)
#define NV40_VP_INST_INDEX_INPUT   (1 << 27)
#define NV40_VP_INST_COND_REG_SELECT_1   (1 << 25)
#define NV40_VP_INST_ADDR_REG_SELECT_1   (1 << 24)
#define NV40_VP_INST_SRC2_ABS   (1 << 23)
#define NV40_VP_INST_SRC1_ABS   (1 << 22)
#define NV40_VP_INST_SRC0_ABS   (1 << 21)
#define NV40_VP_INST_VEC_DEST_TEMP_SHIFT   15
#define NV40_VP_INST_VEC_DEST_TEMP_MASK   (0x1F << 15)
#define NV40_VP_INST_COND_TEST_ENABLE   (1 << 13)
#define NV40_VP_INST_COND_SHIFT   10
#define NV40_VP_INST_COND_MASK   (0x7 << 10)
#define NV40_VP_INST_COND_FL   0
#define NV40_VP_INST_COND_LT   1
#define NV40_VP_INST_COND_EQ   2
#define NV40_VP_INST_COND_LE   3
#define NV40_VP_INST_COND_GT   4
#define NV40_VP_INST_COND_NE   5
#define NV40_VP_INST_COND_GE   6
#define NV40_VP_INST_COND_TR   7
#define NV40_VP_INST_COND_SWZ_X_SHIFT   8
#define NV40_VP_INST_COND_SWZ_X_MASK   (3 << 8)
#define NV40_VP_INST_COND_SWZ_Y_SHIFT   6
#define NV40_VP_INST_COND_SWZ_Y_MASK   (3 << 6)
#define NV40_VP_INST_COND_SWZ_Z_SHIFT   4
#define NV40_VP_INST_COND_SWZ_Z_MASK   (3 << 4)
#define NV40_VP_INST_COND_SWZ_W_SHIFT   2
#define NV40_VP_INST_COND_SWZ_W_MASK   (3 << 2)
#define NV40_VP_INST_COND_SWZ_ALL_SHIFT   2
#define NV40_VP_INST_COND_SWZ_ALL_MASK   (0xFF << 2)
#define NV40_VP_INST_ADDR_SWZ_SHIFT   0
#define NV40_VP_INST_ADDR_SWZ_MASK   (0x03 << 0)
#define NV40_VP_INST0_KNOWN
#define NV40_VP_INST_VEC_OPCODE_SHIFT   22
#define NV40_VP_INST_VEC_OPCODE_MASK   (0x1F << 22)
#define NV40_VP_INST_OP_NOP   0x00
#define NV40_VP_INST_OP_MOV   0x01
#define NV40_VP_INST_OP_MUL   0x02
#define NV40_VP_INST_OP_ADD   0x03
#define NV40_VP_INST_OP_MAD   0x04
#define NV40_VP_INST_OP_DP3   0x05
#define NV40_VP_INST_OP_DP4   0x07
#define NV40_VP_INST_OP_DPH   0x06
#define NV40_VP_INST_OP_DST   0x08
#define NV40_VP_INST_OP_MIN   0x09
#define NV40_VP_INST_OP_MAX   0x0A
#define NV40_VP_INST_OP_SLT   0x0B
#define NV40_VP_INST_OP_SGE   0x0C
#define NV40_VP_INST_OP_ARL   0x0D
#define NV40_VP_INST_OP_FRC   0x0E
#define NV40_VP_INST_OP_FLR   0x0F
#define NV40_VP_INST_OP_SEQ   0x10
#define NV40_VP_INST_OP_SFL   0x11
#define NV40_VP_INST_OP_SGT   0x12
#define NV40_VP_INST_OP_SLE   0x13
#define NV40_VP_INST_OP_SNE   0x14
#define NV40_VP_INST_OP_STR   0x15
#define NV40_VP_INST_OP_SSG   0x16
#define NV40_VP_INST_OP_ARR   0x17
#define NV40_VP_INST_OP_ARA   0x18
#define NV40_VP_INST_OP_TXWHAT   0x19
#define NV40_VP_INST_SCA_OPCODE_SHIFT   27
#define NV40_VP_INST_SCA_OPCODE_MASK   (0x1F << 27)
#define NV40_VP_INST_OP_RCP   0x02
#define NV40_VP_INST_OP_RCC   0x03
#define NV40_VP_INST_OP_RSQ   0x04
#define NV40_VP_INST_OP_EXP   0x05
#define NV40_VP_INST_OP_LOG   0x06
#define NV40_VP_INST_OP_LIT   0x07
#define NV40_VP_INST_OP_BRA   0x09
#define NV40_VP_INST_OP_CAL   0x0B
#define NV40_VP_INST_OP_RET   0x0C
#define NV40_VP_INST_OP_LG2   0x0D
#define NV40_VP_INST_OP_EX2   0x0E
#define NV40_VP_INST_OP_SIN   0x0F
#define NV40_VP_INST_OP_COS   0x10
#define NV40_VP_INST_OP_PUSHA   0x13
#define NV40_VP_INST_OP_POPA   0x14
#define NV40_VP_INST_CONST_SRC_SHIFT   12
#define NV40_VP_INST_CONST_SRC_MASK   (0xFF << 12)
#define NV40_VP_INST_INPUT_SRC_SHIFT   8
#define NV40_VP_INST_INPUT_SRC_MASK   (0x0F << 8)
#define NV40_VP_INST_IN_POS   0
#define NV40_VP_INST_IN_WEIGHT   1
#define NV40_VP_INST_IN_NORMAL   2
#define NV40_VP_INST_IN_COL0   3
#define NV40_VP_INST_IN_COL1   4
#define NV40_VP_INST_IN_FOGC   5
#define NV40_VP_INST_IN_TC0   8
#define NV40_VP_INST_IN_TC(n)   (8+n)
#define NV40_VP_INST_SRC0H_SHIFT   0
#define NV40_VP_INST_SRC0H_MASK   (0xFF << 0)
#define NV40_VP_INST1_KNOWN
#define NV40_VP_INST_SRC0L_SHIFT   23
#define NV40_VP_INST_SRC0L_MASK   (0x1FF << 23)
#define NV40_VP_INST_SRC1_SHIFT   6
#define NV40_VP_INST_SRC1_MASK   (0x1FFFF << 6)
#define NV40_VP_INST_SRC2H_SHIFT   0
#define NV40_VP_INST_SRC2H_MASK   (0x3F << 0)
#define NV40_VP_INST_IADDRH_SHIFT   0
#define NV40_VP_INST_IADDRH_MASK   (0x1F << 0)
#define NV40_VP_INST_IADDRL_SHIFT   29
#define NV40_VP_INST_IADDRL_MASK   (7 << 29)
#define NV40_VP_INST_SRC2L_SHIFT   21
#define NV40_VP_INST_SRC2L_MASK   (0x7FF << 21)
#define NV40_VP_INST_SCA_WRITEMASK_SHIFT   17
#define NV40_VP_INST_SCA_WRITEMASK_MASK   (0xF << 17)
#define NV40_VP_INST_SCA_WRITEMASK_X   (1 << 20)
#define NV40_VP_INST_SCA_WRITEMASK_Y   (1 << 19)
#define NV40_VP_INST_SCA_WRITEMASK_Z   (1 << 18)
#define NV40_VP_INST_SCA_WRITEMASK_W   (1 << 17)
#define NV40_VP_INST_VEC_WRITEMASK_SHIFT   13
#define NV40_VP_INST_VEC_WRITEMASK_MASK   (0xF << 13)
#define NV40_VP_INST_VEC_WRITEMASK_X   (1 << 16)
#define NV40_VP_INST_VEC_WRITEMASK_Y   (1 << 15)
#define NV40_VP_INST_VEC_WRITEMASK_Z   (1 << 14)
#define NV40_VP_INST_VEC_WRITEMASK_W   (1 << 13)
#define NV40_VP_INST_SCA_RESULT   (1 << 12)
#define NV40_VP_INST_SCA_DEST_TEMP_SHIFT   7
#define NV40_VP_INST_SCA_DEST_TEMP_MASK   (0x1F << 7)
#define NV40_VP_INST_DEST_SHIFT   2
#define NV40_VP_INST_DEST_MASK   (31 << 2)
#define NV40_VP_INST_DEST_POS   0
#define NV40_VP_INST_DEST_COL0   1
#define NV40_VP_INST_DEST_COL1   2
#define NV40_VP_INST_DEST_BFC0   3
#define NV40_VP_INST_DEST_BFC1   4
#define NV40_VP_INST_DEST_FOGC   5
#define NV40_VP_INST_DEST_PSZ   6
#define NV40_VP_INST_DEST_TC0   7
#define NV40_VP_INST_DEST_TC(n)   (7+n)
#define NV40_VP_INST_DEST_TEMP   0x1F
#define NV40_VP_INST_INDEX_CONST   (1 << 1)
#define NV40_VP_INST_UNK_00   (1 << 0)
#define NV40_VP_INST3_KNOWN
#define NV40_VP_SRC0_HIGH_SHIFT   9
#define NV40_VP_SRC0_HIGH_MASK   0x0001FE00
#define NV40_VP_SRC0_LOW_MASK   0x000001FF
#define NV40_VP_SRC2_HIGH_SHIFT   11
#define NV40_VP_SRC2_HIGH_MASK   0x0001F800
#define NV40_VP_SRC2_LOW_MASK   0x000007FF
#define NV40_VP_SRC_NEGATE   (1 << 16)
#define NV40_VP_SRC_SWZ_X_SHIFT   14
#define NV40_VP_SRC_SWZ_X_MASK   (3 << 14)
#define NV40_VP_SRC_SWZ_Y_SHIFT   12
#define NV40_VP_SRC_SWZ_Y_MASK   (3 << 12)
#define NV40_VP_SRC_SWZ_Z_SHIFT   10
#define NV40_VP_SRC_SWZ_Z_MASK   (3 << 10)
#define NV40_VP_SRC_SWZ_W_SHIFT   8
#define NV40_VP_SRC_SWZ_W_MASK   (3 << 8)
#define NV40_VP_SRC_SWZ_ALL_SHIFT   8
#define NV40_VP_SRC_SWZ_ALL_MASK   (0xFF << 8)
#define NV40_VP_SRC_TEMP_SRC_SHIFT   2
#define NV40_VP_SRC_TEMP_SRC_MASK   (0x1F << 2)
#define NV40_VP_SRC_REG_TYPE_SHIFT   0
#define NV40_VP_SRC_REG_TYPE_MASK   (3 << 0)
#define NV40_VP_SRC_REG_TYPE_UNK0   0
#define NV40_VP_SRC_REG_TYPE_TEMP   1
#define NV40_VP_SRC_REG_TYPE_INPUT   2
#define NV40_VP_SRC_REG_TYPE_CONST   3

Define Documentation

#define NV40_VP_INST0_KNOWN
 

Value:

( \
        NV40_VP_INST_INDEX_INPUT | \
        NV40_VP_INST_COND_REG_SELECT_1 | \
        NV40_VP_INST_ADDR_REG_SELECT_1 | \
        NV40_VP_INST_SRC2_ABS | \
        NV40_VP_INST_SRC1_ABS | \
        NV40_VP_INST_SRC0_ABS | \
        NV40_VP_INST_VEC_DEST_TEMP_MASK | \
        NV40_VP_INST_COND_TEST_ENABLE | \
        NV40_VP_INST_COND_MASK | \
        NV40_VP_INST_COND_SWZ_ALL_MASK | \
        NV40_VP_INST_ADDR_SWZ_MASK)

#define NV40_VP_INST1_KNOWN
 

Value:

( \
        NV40_VP_INST_VEC_OPCODE_MASK | \
        NV40_VP_INST_SCA_OPCODE_MASK | \
        NV40_VP_INST_CONST_SRC_MASK  | \
        NV40_VP_INST_INPUT_SRC_MASK  | \
        NV40_VP_INST_SRC0H_MASK \
        )

#define NV40_VP_INST3_KNOWN
 

Value:

( \
        NV40_VP_INST_SRC2L_MASK |\
        NV40_VP_INST_SCA_WRITEMASK_MASK |\
        NV40_VP_INST_VEC_WRITEMASK_MASK |\
        NV40_VP_INST_SCA_DEST_TEMP_MASK |\
        NV40_VP_INST_DEST_MASK |\
        NV40_VP_INST_INDEX_CONST)

#define NV40_VP_INST_ADDR_REG_SELECT_1   (1 << 24)
 

#define NV40_VP_INST_ADDR_SWZ_MASK   (0x03 << 0)
 

#define NV40_VP_INST_ADDR_SWZ_SHIFT   0
 

#define NV40_VP_INST_COND_EQ   2
 

#define NV40_VP_INST_COND_FL   0
 

#define NV40_VP_INST_COND_GE   6
 

#define NV40_VP_INST_COND_GT   4
 

#define NV40_VP_INST_COND_LE   3
 

#define NV40_VP_INST_COND_LT   1
 

#define NV40_VP_INST_COND_MASK   (0x7 << 10)
 

#define NV40_VP_INST_COND_NE   5
 

#define NV40_VP_INST_COND_REG_SELECT_1   (1 << 25)
 

#define NV40_VP_INST_COND_SHIFT   10
 

#define NV40_VP_INST_COND_SWZ_ALL_MASK   (0xFF << 2)
 

#define NV40_VP_INST_COND_SWZ_ALL_SHIFT   2
 

#define NV40_VP_INST_COND_SWZ_W_MASK   (3 << 2)
 

#define NV40_VP_INST_COND_SWZ_W_SHIFT   2
 

#define NV40_VP_INST_COND_SWZ_X_MASK   (3 << 8)
 

#define NV40_VP_INST_COND_SWZ_X_SHIFT   8
 

#define NV40_VP_INST_COND_SWZ_Y_MASK   (3 << 6)
 

#define NV40_VP_INST_COND_SWZ_Y_SHIFT   6
 

#define NV40_VP_INST_COND_SWZ_Z_MASK   (3 << 4)
 

#define NV40_VP_INST_COND_SWZ_Z_SHIFT   4
 

#define NV40_VP_INST_COND_TEST_ENABLE   (1 << 13)
 

#define NV40_VP_INST_COND_TR   7
 

#define NV40_VP_INST_COND_UPDATE_ENABLE   ((1 << 14)|1<<29)
 

#define NV40_VP_INST_CONST_SRC_MASK   (0xFF << 12)
 

#define NV40_VP_INST_CONST_SRC_SHIFT   12
 

#define NV40_VP_INST_DEST_BFC0   3
 

#define NV40_VP_INST_DEST_BFC1   4
 

#define NV40_VP_INST_DEST_COL0   1
 

#define NV40_VP_INST_DEST_COL1   2
 

#define NV40_VP_INST_DEST_FOGC   5
 

#define NV40_VP_INST_DEST_MASK   (31 << 2)
 

#define NV40_VP_INST_DEST_POS   0
 

#define NV40_VP_INST_DEST_PSZ   6
 

#define NV40_VP_INST_DEST_SHIFT   2
 

#define NV40_VP_INST_DEST_TC (  n   )     (7+n)
 

#define NV40_VP_INST_DEST_TC0   7
 

#define NV40_VP_INST_DEST_TEMP   0x1F
 

#define NV40_VP_INST_IADDRH_MASK   (0x1F << 0)
 

#define NV40_VP_INST_IADDRH_SHIFT   0
 

#define NV40_VP_INST_IADDRL_MASK   (7 << 29)
 

#define NV40_VP_INST_IADDRL_SHIFT   29
 

#define NV40_VP_INST_IN_COL0   3
 

#define NV40_VP_INST_IN_COL1   4
 

#define NV40_VP_INST_IN_FOGC   5
 

#define NV40_VP_INST_IN_NORMAL   2
 

#define NV40_VP_INST_IN_POS   0
 

#define NV40_VP_INST_IN_TC (  n   )     (8+n)
 

#define NV40_VP_INST_IN_TC0   8
 

#define NV40_VP_INST_IN_WEIGHT   1
 

#define NV40_VP_INST_INDEX_CONST   (1 << 1)
 

#define NV40_VP_INST_INDEX_INPUT   (1 << 27)
 

#define NV40_VP_INST_INPUT_SRC_MASK   (0x0F << 8)
 

#define NV40_VP_INST_INPUT_SRC_SHIFT   8
 

#define NV40_VP_INST_OP_ADD   0x03
 

#define NV40_VP_INST_OP_ARA   0x18
 

#define NV40_VP_INST_OP_ARL   0x0D
 

#define NV40_VP_INST_OP_ARR   0x17
 

#define NV40_VP_INST_OP_BRA   0x09
 

#define NV40_VP_INST_OP_CAL   0x0B
 

#define NV40_VP_INST_OP_COS   0x10
 

#define NV40_VP_INST_OP_DP3   0x05
 

#define NV40_VP_INST_OP_DP4   0x07
 

#define NV40_VP_INST_OP_DPH   0x06
 

#define NV40_VP_INST_OP_DST   0x08
 

#define NV40_VP_INST_OP_EX2   0x0E
 

#define NV40_VP_INST_OP_EXP   0x05
 

#define NV40_VP_INST_OP_FLR   0x0F
 

#define NV40_VP_INST_OP_FRC   0x0E
 

#define NV40_VP_INST_OP_LG2   0x0D
 

#define NV40_VP_INST_OP_LIT   0x07
 

#define NV40_VP_INST_OP_LOG   0x06
 

#define NV40_VP_INST_OP_MAD   0x04
 

#define NV40_VP_INST_OP_MAX   0x0A
 

#define NV40_VP_INST_OP_MIN   0x09
 

#define NV40_VP_INST_OP_MOV   0x01
 

#define NV40_VP_INST_OP_MUL   0x02
 

#define NV40_VP_INST_OP_NOP   0x00
 

#define NV40_VP_INST_OP_POPA   0x14
 

#define NV40_VP_INST_OP_PUSHA   0x13
 

#define NV40_VP_INST_OP_RCC   0x03
 

#define NV40_VP_INST_OP_RCP   0x02
 

#define NV40_VP_INST_OP_RET   0x0C
 

#define NV40_VP_INST_OP_RSQ   0x04
 

#define NV40_VP_INST_OP_SEQ   0x10
 

#define NV40_VP_INST_OP_SFL   0x11
 

#define NV40_VP_INST_OP_SGE   0x0C
 

#define NV40_VP_INST_OP_SGT   0x12
 

#define NV40_VP_INST_OP_SIN   0x0F
 

#define NV40_VP_INST_OP_SLE   0x13
 

#define NV40_VP_INST_OP_SLT   0x0B
 

#define NV40_VP_INST_OP_SNE   0x14
 

#define NV40_VP_INST_OP_SSG   0x16
 

#define NV40_VP_INST_OP_STR   0x15
 

#define NV40_VP_INST_OP_TXWHAT   0x19
 

#define NV40_VP_INST_SCA_DEST_TEMP_MASK   (0x1F << 7)
 

#define NV40_VP_INST_SCA_DEST_TEMP_SHIFT   7
 

#define NV40_VP_INST_SCA_OPCODE_MASK   (0x1F << 27)
 

#define NV40_VP_INST_SCA_OPCODE_SHIFT   27
 

#define NV40_VP_INST_SCA_RESULT   (1 << 12)
 

#define NV40_VP_INST_SCA_WRITEMASK_MASK   (0xF << 17)
 

#define NV40_VP_INST_SCA_WRITEMASK_SHIFT   17
 

#define NV40_VP_INST_SCA_WRITEMASK_W   (1 << 17)
 

#define NV40_VP_INST_SCA_WRITEMASK_X   (1 << 20)
 

#define NV40_VP_INST_SCA_WRITEMASK_Y   (1 << 19)
 

#define NV40_VP_INST_SCA_WRITEMASK_Z   (1 << 18)
 

#define NV40_VP_INST_SRC0_ABS   (1 << 21)
 

#define NV40_VP_INST_SRC0H_MASK   (0xFF << 0)
 

#define NV40_VP_INST_SRC0H_SHIFT   0
 

#define NV40_VP_INST_SRC0L_MASK   (0x1FF << 23)
 

#define NV40_VP_INST_SRC0L_SHIFT   23
 

#define NV40_VP_INST_SRC1_ABS   (1 << 22)
 

#define NV40_VP_INST_SRC1_MASK   (0x1FFFF << 6)
 

#define NV40_VP_INST_SRC1_SHIFT   6
 

#define NV40_VP_INST_SRC2_ABS   (1 << 23)
 

#define NV40_VP_INST_SRC2H_MASK   (0x3F << 0)
 

#define NV40_VP_INST_SRC2H_SHIFT   0
 

#define NV40_VP_INST_SRC2L_MASK   (0x7FF << 21)
 

#define NV40_VP_INST_SRC2L_SHIFT   21
 

#define NV40_VP_INST_UNK_00   (1 << 0)
 

#define NV40_VP_INST_VEC_DEST_TEMP_MASK   (0x1F << 15)
 

#define NV40_VP_INST_VEC_DEST_TEMP_SHIFT   15
 

#define NV40_VP_INST_VEC_OPCODE_MASK   (0x1F << 22)
 

#define NV40_VP_INST_VEC_OPCODE_SHIFT   22
 

#define NV40_VP_INST_VEC_RESULT   (1 << 30)
 

#define NV40_VP_INST_VEC_WRITEMASK_MASK   (0xF << 13)
 

#define NV40_VP_INST_VEC_WRITEMASK_SHIFT   13
 

#define NV40_VP_INST_VEC_WRITEMASK_W   (1 << 13)
 

#define NV40_VP_INST_VEC_WRITEMASK_X   (1 << 16)
 

#define NV40_VP_INST_VEC_WRITEMASK_Y   (1 << 15)
 

#define NV40_VP_INST_VEC_WRITEMASK_Z   (1 << 14)
 

#define NV40_VP_SRC0_HIGH_MASK   0x0001FE00
 

#define NV40_VP_SRC0_HIGH_SHIFT   9
 

#define NV40_VP_SRC0_LOW_MASK   0x000001FF
 

#define NV40_VP_SRC2_HIGH_MASK   0x0001F800
 

#define NV40_VP_SRC2_HIGH_SHIFT   11
 

#define NV40_VP_SRC2_LOW_MASK   0x000007FF
 

#define NV40_VP_SRC_NEGATE   (1 << 16)
 

#define NV40_VP_SRC_REG_TYPE_CONST   3
 

#define NV40_VP_SRC_REG_TYPE_INPUT   2
 

#define NV40_VP_SRC_REG_TYPE_MASK   (3 << 0)
 

#define NV40_VP_SRC_REG_TYPE_SHIFT   0
 

#define NV40_VP_SRC_REG_TYPE_TEMP   1
 

#define NV40_VP_SRC_REG_TYPE_UNK0   0
 

#define NV40_VP_SRC_SWZ_ALL_MASK   (0xFF << 8)
 

#define NV40_VP_SRC_SWZ_ALL_SHIFT   8
 

#define NV40_VP_SRC_SWZ_W_MASK   (3 << 8)
 

#define NV40_VP_SRC_SWZ_W_SHIFT   8
 

#define NV40_VP_SRC_SWZ_X_MASK   (3 << 14)
 

#define NV40_VP_SRC_SWZ_X_SHIFT   14
 

#define NV40_VP_SRC_SWZ_Y_MASK   (3 << 12)
 

#define NV40_VP_SRC_SWZ_Y_SHIFT   12
 

#define NV40_VP_SRC_SWZ_Z_MASK   (3 << 10)
 

#define NV40_VP_SRC_SWZ_Z_SHIFT   10
 

#define NV40_VP_SRC_TEMP_SRC_MASK   (0x1F << 2)
 

#define NV40_VP_SRC_TEMP_SRC_SHIFT   2
 

Generated on Sat Aug 19 20:40:53 2006 for Renouveau by  doxygen 1.4.4